Tầm nhìn của Intel cho năm 2045: Chip phát triển theo chiều dọc, không phải chiều ngang
TREE NEWS đưa tin: Trong một cuộc đi sâu hiếm hoi vào các nhà máy chế tạo và phòng thí nghiệm nghiên cứu của Intel, năm nhà lãnh đạo công nghệ đã phác họa một tương lai nơi chip tiếp tục phát triển theo ba chiều—xếp chồng bóng bán dẫn, liên kết và kết nối chip-với-chip lên trên. Nhưng mỗi cấu trúc mới cần khoảng một thập kỷ để vượt qua các thách thức về nhiệt và tích hợp, và bản thân các kỹ sư chỉ có khoảng bốn năm tầm nhìn về lộ trình công nghệ. Hạn chế trước mắt hơn là thiết bị: CTO của Intel ước tính rằng thiết bị toàn cầu hiện có chỉ có thể tăng gấp đôi công suất wafer tiên tiến, thấp hơn nhiều so với mức tăng trưởng 3 lần mỗi năm của tính toán AI trong thập kỷ qua.
Con đường đến năm 2045: GAA, CFET và hơn thế nữa
Chris Auth, người lãnh đạo phát triển quy trình sản xuất hiện tại của Intel, lưu ý rằng bóng bán dẫn cổng bao quanh (GAA) luôn là đích đến cuối cùng, được hình thành lần đầu vào những năm 1990. Bước tiếp theo là CFET, xếp chồng bóng bán dẫn loại N và loại P theo chiều dọc, tăng gấp đôi mật độ nhưng phức tạp hóa việc đi dây và tản nhiệt. Đến năm 2045, Auth kỳ vọng các cấu trúc thậm chí còn mạnh mẽ hơn: “Tại sao không phải là bóng bán dẫn, liên kết, thêm bóng bán dẫn, thêm liên kết?” Chip nhớ đã chuyển sang 3D với NAND, và DRAM có thể sẽ theo sau. Nhiệt vẫn là giới hạn lớn nhất: “Nó sẽ là một hạn chế, và nó sẽ luôn là một hạn chế, nhưng chúng ta có thể giải quyết những vấn đề này.”
Liên kết và đóng gói: Những anh hùng thầm lặng
Phía trên các bóng bán dẫn, hàng chục lớp liên kết kim loại—hiện tại là đồng—kết nối chúng thành mạch. Phòng thí nghiệm nghiên cứu của Intel đang khám phá ruthenium như một chất thay thế, loại bỏ nhu cầu về lớp lót và trở nên có lợi dưới bước sóng 20nm. Đối với kết nối chip-với-chip, giám đốc đóng gói tiên tiến Tyler Osborn nhấn mạnh liên kết lai, liên kết trực tiếp các giao diện đồng mà không cần bump hàn. Từ bước sóng 130-150 micron 15 năm trước đến 25 micron trong sản xuất hiện nay và dưới 10 micron trong phòng thí nghiệm, với 0,45 micron được trình diễn tại IEEE ECTC, Osborn nhận thấy “một đường băng dài.”
Ngân sách đổi mới: Tại sao các cấu trúc mới mất một thập kỷ
FinFET được kiểm chứng trong phòng thí nghiệm vào năm 1989 nhưng chỉ đạt sản xuất hàng loạt vào năm 2011; GAA được kiểm chứng vào năm 1988 và Samsung sản xuất hàng loạt vào năm 2022. Sự chậm trễ đến từ việc tinh chỉnh ~2.000 bước quy trình để hoạt động ổn định ở khối lượng lớn với năng suất chấp nhận được. Vấp ngã 10nm của Intel đã dạy một bài học khó: quá nhiều đổi mới cùng một lúc. “Đừng thực hiện quá nhiều đổi mới trong một nút,” Auth nói. Intel hiện sử dụng “cổng giai đoạn”—công nghệ mới phải đáp ứng các mục tiêu về năng suất, khuyết tật và hiệu suất trước khi tiến lên, nếu không sẽ bị chuyển sang thế hệ tiếp theo.
Nút thắt thiết bị: Hạn chế thực sự của tính toán AI
ASML xuất xưởng ít hơn 100 máy quang khắc EUV mỗi năm, chia cho Intel, TSMC và SK Hynix. CTO của Intel, Pushkar Ranade, thừa nhận sự thiếu hụt nhưng nói thêm: “EUV hay ASML không phải là nút thắt duy nhất. Chúng tôi thấy sự thiếu hụt nghiêm trọng trên tất cả các thiết bị.” Khi một quy trình được thiết lập, thiết bị bị khóa; Intel đặt mục tiêu tái sử dụng 80% thiết bị từ 18A đến 14A. Khi được hỏi liệu thiết bị toàn cầu có thể tăng công suất wafer tiên tiến lên 10 lần không, Ranade nói: “10 lần, không. Có lẽ 2 lần.” Với thời gian chờ thiết bị 18 tháng và các nhà máy mới mất nhiều năm, công suất sẽ không tăng nhiều so với dự báo hiện tại vào năm 2030. Các nhà máy có ~80% chi phí cố định, vì vậy việc sử dụng trực tiếp thúc đẩy doanh thu—giải thích sự hợp nhất ngành từ 20 xưởng đúc bốn thập kỷ trước xuống còn ba ngày nay.
Quang khắc High-NA: Hai công ty, hai cách tính
High-NA EUV, với khẩu độ số 0,55 so với 0,33, có thể in các chi tiết mịn hơn trong một lần in nhưng tốn khoảng gấp đôi (~400 triệu USD mỗi công cụ với hỗ trợ). Intel lập luận rằng việc cung cấp điện mặt sau của họ làm giảm yêu cầu về bước sóng mặt trước, khiến High-NA có giá trị hơn đối với Intel so với TSMC, công ty thiếu nguồn điện mặt sau và phải sử dụng mẫu kép. Chủ tịch TSMC C.C. Wei đã nói rằng việc High-NA thiếu sản xuất hàng loạt hoàn toàn liên quan đến chi phí, mặc dù các báo cáo cho thấy TSMC sẽ áp dụng nó từ năm 2030. Intel giữ nó như một lựa chọn cho 14A.
Hàm ý thị trường
Đối với các nhà đầu tư, những điểm chính là:
- Tăng trưởng tính toán AI có thể bị hạn chế bởi thiết bị, không phải nhu cầu. Nếu công suất chỉ có thể tăng gấp đôi trong khi nhu cầu tính toán AI tăng gấp ba hàng năm, sức mạnh định giá cho chip tiên tiến có thể vẫn mạnh, mang lại lợi ích cho TSMC, ASML và các nhà cung cấp thiết bị.
- Tham vọng xưởng đúc của Intel phụ thuộc vào việc thực thi. Theo Ranade, công ty đang bắt kịp về quy mô, không phải công nghệ. Nhưng 18A của họ ban đầu thiếu PDK, và 14A sẽ là quy trình đầu tiên có bộ thiết kế hướng đến khách hàng đúng nghĩa. Rủi ro thực thi vẫn cao.
- Đóng gói tiên tiến là lĩnh vực tăng trưởng. Liên kết lai và xếp chồng 3D sẽ rất quan trọng đối với chip AI, mang lại lợi ích cho các nhà cung cấp như Applied Materials, Lam Research và BESI.
- Khoảng cách cung ứng bộ nhớ có thể lớn hơn tính toán. Ranade lưu ý rằng tình trạng thiếu hụt bộ nhớ có thể vượt quá thiếu hụt tính toán, một tín hiệu lạc quan cho các nhà sản xuất bộ nhớ như Micron, SK Hynix và Samsung.
Những điểm chính cho nhà đầu tư
- Hạn chế thiết bị có nghĩa là nguồn cung chip AI sẽ chậm hơn nhu cầu, hỗ trợ định giá cho TSMC và ASML.
- Lộ trình của Intel là đáng tin cậy nhưng rủi ro thực thi cao; hãy theo dõi cam kết của khách hàng 14A.
- Đóng gói tiên tiến và liên kết lai là những động lực tăng trưởng chưa được đánh giá đúng mức.
- Tình trạng thiếu hụt nguồn cung bộ nhớ có thể kéo dài, mang lại lợi ích cho các nhà sản xuất bộ nhớ.
- Thời điểm áp dụng High-NA (2030 đối với TSMC) ảnh hưởng đến chu kỳ capex của các nhà cung cấp quang khắc.
