2045年的芯片长什么样？英特尔晶圆厂实录
TREE NEWS 报道， 在英特尔晶圆厂和研究实验室为期两天的走访中，五位技术负责人描绘了芯片的未来：晶体管、连线、芯片之间的连接都在向上叠，但每种新结构要花约十年消化散热和集成难题。工程师自己对技术路线也只有约四年的能见度。更紧迫的约束是设备：英特尔CTO估算，现有全球设备大概只够把先进制程晶圆产量翻一倍，而AI算力十年来每年增长3倍。
技术路线：环绕栅极、CFET与三维堆叠
英特尔负责现有量产制程开发的Chris Auth表示，环绕栅极早在90年代就是已知的终点。下一步是CFET，把N型和P型晶体管上下叠放，同样面积多放一倍，代价是层间走线更难、热量更难散。到2045年，结构会更激进：“为什么不是晶体管、互连、再来一些晶体管、再来一些互连？”存储芯片已经这么做了，NAND有了三维结构，DRAM迟早也会走到这一步。散热是最大的限制：“这会是一个限制，也将一直是个限制，但这些问题我们能解决。”
互连与封装：被忽视的关键
晶体管上方要叠十几层金属连线，现在用铜。研究实验室的Jack Kavalieros等人在探索用钌替代：在非常细的尺寸上，钌不需要衬垫，交叉点大约在20纳米间距。芯片之间的连接由先进封装技术开发部门总监Tyler Osborn讲解。混合键合跳过焊点，把两颗芯片的铜接口直接对准压合。15年前一级互连间距是130到150微米，今天量产中的Foveros做到25微米，实验室里已在10微米以下，今年IEEE ECTC会议上有论文展示了0.45微米间距的混合键合器件可靠性数据。“我看到这里有很长的跑道。”
创新额度：新结构为何晚十年
FinFET 1989年在实验室验证、2011年量产，环绕栅极1988年验证、2022年才由三星量产。中间要把约2000道工序磨合到稳定，良率也要达标。英特尔的教训来自10纳米。Chris回忆，当时缩放速度远超历史水平，又要在没有新工具的情况下完成，“这给流程和工程师带来很大负担”。英特尔为此设了“阶段门”：新技术从探路进入开发，良率、缺陷、性能必须全部达标，达不到就推到下一代。
设备瓶颈：算力要3倍，设备只够2倍
ASML每年交付的EUV光刻机不到100台，要分给英特尔、台积电和SK海力士等。英特尔CTO Pushkar Ranade承认这是限制，同时说“EUV或者ASML不是唯一的瓶颈，我们看到所有设备都出现了严重短缺”。一个制程一旦确定，设备就被锁定。他的缓冲办法是节点之间尽量保持设备通用，“从18A到14A，也许80%的设备可以复用”。当主持人问全球设备够不够把先进制程晶圆产量提高到10倍，他回答：“10倍不行，大概2倍可以。”设备订单“18个月才能拿到货”，再要新建厂房，“基本上要到这个十年的尾声”。一座晶圆厂建成后，大约80%的成本是固定的，所以每多一个百分点的利用率，都直接转成收入。四十年前有二十家代工厂，现在只剩三家。
High-NA光刻：两家公司两本账
High-NA是EUV的升级版，数值孔径从0.33提高到0.55，单次曝光能印出的特征尺寸小约1.7倍。一台EUV约2亿美元，High-NA约贵一倍。Chris说，两家公司对同一台设备得出不同结论，原因在架构。“我们用背面供电，这意味着你正面的间距要求会放松。”他认为台积电没有背面供电，必须做更紧的间距，High-NA做不了，只能继续用双重曝光的EUV。但这是英特尔一方的说法。台积电董事长魏哲家6月在股东会上称，High-NA尚未量产的原因纯粹是成本，9月又有报道称台积电已同意从2030年起在量产中使用High-NA。英特尔把它留作14A的选项。
市场影响
对投资者而言，关键要点包括：
- AI算力增长可能受设备制约，而非需求。如果产能只能翻倍，而AI算力需求每年增长3倍，领先制程芯片的定价能力可能保持强劲，利好台积电、ASML和设备供应商。
- 英特尔代工雄心取决于执行。公司追赶的是规模，而非技术。但18A一开始没有PDK，14A将是首个按标准做的节点。执行风险仍然很高。
- 先进封装是增长领域。混合键合和三维堆叠对AI芯片至关重要，利好应用材料、泛林集团和BESI等供应商。
- 内存供给缺口可能比算力更大。Ranade提到内存短缺可能超过算力短缺，对美光、SK海力士和三星是利好信号。
投资者关键要点
- 设备约束意味着AI芯片供应将滞后于需求，支撑台积电和ASML的定价。
- 英特尔路线图可信，但执行风险高；关注14A客户承诺。
- 先进封装和混合键合是被低估的增长驱动力。
- 内存供应短缺可能持续，利好内存制造商。
- High-NA采用时间（台积电2030年）影响光刻供应商的资本开支周期。
