内存墙成AI扩展核心瓶颈
TREE NEWS 报道， 在2026年AI基础设施峰会上，美光、三星、SK海力士、博通、Marvell、英特尔、高通、OpenAI、AWS、谷歌等主要厂商与云计算巨头齐聚一堂，核心议题聚焦于“内存墙”问题的应对策略。与会各方普遍认为，内存与存储的分层解耦（disaggregation）已成为当前最具共识的技术路径。
Transformer模型规模每两年增长约240倍，而内存带宽与容量每两年仅增长约2倍，两者之间的剪刀差持续扩大。这一结构性失衡使得以GPU为中心的传统架构愈发难以为继，推动行业向专用化、分层化的内存解决方案转型。效率指标正在取代算力规模成为新的行业标尺，从原始算力（FLOPs）转向每瓦令牌数（tokens/W）或每美元令牌数（tokens/$）。
新型内存技术集中亮相
高通展示了其“HBC”（高带宽计算）方案，通过将LPDDR内存直接堆叠于计算芯片之上，实现了相较SRAM约200倍的容量/功耗比，以及相较HBM约6倍的带宽/功耗比。三星的zHBM同样采用类似的3D DRAM堆叠路线。SK海力士则着重介绍了三类专用内存层级：面向内存密集型工作负载的PIM（存内计算），相较SRAM可实现每机架288倍的容量提升；面向长上下文场景的HBF（高带宽闪存），容量约为HBM的10倍；以及SALT-KV软件方案，可实现跨层级的温度感知KV缓存调度。
互联开放化与定制化并行推进
在网络互联层面，以太网在横向扩展领域的主导地位已基本确立，开放性与互操作性是其胜出的关键。博通正将以太网推进至互联架构的每一个层级：横向扩展方面，Tomahawk 6（102.4T）已进入高量产阶段并在超大规模云厂商中上线；纵向扩展方面，Thor Ultra NIC与ESUN方案已就绪；跨域互联方面，Jericho 4负责承接——全部采用开放架构，不依赖垂直整合。
与此同时，定制化需求同步升温。Marvell提供涵盖定制XPU附加、全光互联套件及多协议支持（UALink、NVLink Fusion、ESUN）的端到端方案；Astera Labs则以通用PCIe协议为基础，通过Scorpio、Leo等专用芯片布局互联与内存领域。
量产速度与可靠性：与芯片设计同等重要
峰会上，前沿实验室与数据中心运营商传递出一个一致的信息：机架的量产速度与系统可靠性，其重要性已与芯片设计本身并驾齐驱。AWS通过将测试产能与装机规模相匹配、并将制造环节与部署地点协同布局，大幅压缩了传统上长达6至9个月的芯片后硅测试与稳定化周期，显著缩短了芯片发布与实际数据中心部署之间的时间差。软件协同设计同样被超大规模云厂商列为加速部署的关键抓手，包括PyTorch原生支持、以及最小代码改动即可实现的Hugging Face可移植性等能力。
市场影响分析
向内存解耦和效率优先指标的转变对半导体投资者具有深远影响。提供专用内存解决方案（美光、三星、SK海力士）、定制芯片（博通、Marvell）和互联（Astera Labs）的公司，将随着数据中心架构的演进受益。对tokens/W和tokens/$的重视意味着电源效率和每令牌成本将成为关键竞争差异化因素，可能重塑GPU、ASIC和内存供应商之间的市场份额。
对于云提供商而言，快速部署和迭代定制芯片的能力可以降低成本并提高利润率，但也需要更深入的垂直整合和软件专业知识。开放互联趋势可能减少对NVLink等专有解决方案的依赖，促进更具竞争力的生态系统。
投资者关键要点
- 内存解耦是新战场：提供专用内存层级（PIM、HBF、HBC）和先进封装（3D堆叠）的公司有望增长。
- 效率指标至关重要：tokens/W和tokens/$将日益指导采购决策，有利于具有卓越电源效率的供应商。
- 开放互联获得动力：随着以太网和开放标准取代专有架构，博通、Marvell和Astera Labs处于有利地位。
- 速度和可靠性是差异化因素：AWS压缩的测试周期凸显了系统级工程和软件协同设计的重要性。
- 定制芯片需求上升：超大规模云厂商对定制芯片的推动使ASIC设计商和IP提供商受益。
随着AI模型持续扩展，行业通过解耦和效率提升打破内存墙的能力将决定AI基础设施建设的步伐——以及半导体供应链中的赢家。
