芯片网红：AI算力真瓶颈是封装、互连与存储，不是芯片本身
TREE NEWS 报道， 资深芯片设计师、知名硬件分析专家“Mr. Bubble”近日对AI算力供应链给出了一番颠覆主流叙事的判断：AI算力的真正瓶颈早已不是算力芯片本身，而是先进封装、互连延迟与存储层级这三个更底层、更难解的物理问题。他认为，摩尔定律在经济层面已经破产，算力竞赛的重心已从“设计更快的芯片”转向“控制从硅片到机架的物理堆栈”。
摩尔定律的“经济学破产”
Mr. Bubble的核心论点是：缩小晶体管已不再划算。推进每一个新制程节点如今需要花费数百亿甚至上千亿美元，却只能换来15%到20%的密度提升，而非历史上的翻倍。因此，先进封装成为“新的摩尔定律”——行业不再死磕把更多晶体管塞进单位面积，而是通过扩大面积、把多颗芯片连接起来使其像一颗芯片一样运作。
这一转变正在重塑供应链价值分布。他指出，英伟达的路线图并不受英伟达自己控制，而是受制于内存和封装供应商。原计划在Rubin Ultra中封装四颗裸片的方案，据传被迫降规为每组封装两颗裸片，再通过PCB连接两组封装。如此一来，PCB制造商反而成了整个计算链路的新瓶颈。
算力的真实单位是“整个机架”
随着大模型参数量级跃升，算力重心已从横向扩展转向纵向扩展。Mr. Bubble强调，你不能再在真空中设计芯片，设计对象是整个机架甚至多个机架。互连的吞吐量和延迟决定了集群的生死。
他对比了两条路线：英伟达通过NVL72系统和庞大的NVSwitch网络解决高带宽互连，占用了本可用于GPU的机架空间；而谷歌TPU团队的纵向扩展域达到约9600颗芯片，并将部分路由逻辑直接内置在芯片内部。他认为，这种系统级设计能力将成为未来AI硬件厂商的核心壁垒。
存储战场：闪存，而非只有HBM
在推理侧，Mr. Bubble挑战了“无休止堆砌昂贵HBM”的主流共识。他直言，模型权重放在HBM里说得过去，但如果不是一次性使用全部上下文，就没必要在HBM中存放海量上下文。他预计“闪存卸载”将普及，由更廉价、更高容量的闪存（包括高带宽闪存HBF）承载上下文，前提是闪存控制器必须为AI场景专门设计。
他对内存终极形态的判断是3D DRAM：将DRAM直接键合在逻辑芯片上方，通过物理距离的拉近同时降低延迟、提高带宽并降低功耗。
投资者要点
- 握住“卖铲人”。相比注定竞争到死、超额收益随人员跳槽消散的前沿AI实验室，Mr. Bubble更看好拥有十年以上护城河的硬件层公司。
- 关注封装与PCB厂商。随着裸片数量和封装数量上升，先进封装与PCB制造商成为结构性卡点。
- 重新审视存储交易。HBM需求未必如市场想象般刚性，闪存控制器、3D DRAM和CXL式内存扩展是被低估的机会。
- 资本支出回本并非天方夜谭。他认为只要借助AI研发出5到10种新药，就能合理化全部数据中心资本支出——这是快速起飞，而非泡沫。
对市场而言，核心信号是：AI交易正在向产业链下游迁移，从芯片设计者转向真正搬运比特的、不那么性感的物理基础设施。
