
AIチップ業界、 disaggregated アーキテクチャでメモリの壁に挑む
メモリの壁がAI最大のボトルネックに TREE NEWS 報道: AIインフラのブームは、厳しいアーキテクチャ上の限界に直面している。メモリ帯域幅と容量の伸びは、モデルサイズの伸びに比べてはるかに遅い。2026年AIインフラサミットでは、Micron、Samsung、SK Hynix、Broadcom、Marvell、Intel、Qualcomm、OpenAI、AWS、Googleといった主要チップメーカー、クラウドプロバイダー、AIラボが一つのコンセンサスに収斂した。メモリとストレージを専用の階層に disaggregate(分離)することが、今や最も現実的な道筋である。 Transformerモデルは約2年ごとにサイズが倍増し、その期間で約240倍に成長した一方、メモリ帯域幅と容量は約2倍しか増えていない。この広がり続けるギャップ、いわゆる「メモリの壁」により、従来のGPU中心アーキテクチャはますます持続不可能になっている。業界は生の計算能力(FLOPs)から、tokens per watt(トークン/W)やtokens per dollar(トークン/$)といった効率指標へと移行しつつある。 新しいメモリ技術が主役に Qualcommは、LPDDRメモリを計算チップ上に直接積層するHigh Bandwidth Compute(HBC)ソリューションを発表した。SRAM比で約200倍の容量/W、HBM比で6倍の帯域幅/Wを実現する。SamsungのzHBMも同様の3D DRAM積層アプローチを採る。SK Hynixは3つの専用メモリ階層を強調した。メモリ集約型ワークロード向けのPIM(processing-in-memory)は、SRAM比でラック当たり288倍の容量を提供する。長文コンテキスト向けのHBF(high bandwidth flash)は、HBMの約10倍の容量を持つ。そしてSALT-KVは、階層間で温度を考慮したKVキャッシュスケジューリングを行うソフトウェアソリューションだ。 オープンインターコネクトとカスタムシリコン Ethernetはスケールアウトネットワーキングでの優位を固めており、Broadcomは全層でこれを推進している。スケールアウト向けのTomahawk 6(102.4T)、スケールアップ向けのThor Ultra NICとESUN、クロスドメインインターコネクト向けのJericho 4で、いずれもオープンアーキテクチャだ。MarvellはエンドツーエンドのカスタムXPUアタッチ、全光インターコネクトキット、マルチプロトコル対応(UALink、NVLink Fusion、ESUN)を提供する。Astera Labsは標準PCIeを活用し、ScorpioとLeoチップでインターコネクトおよびメモリソリューションを構築している。 オープン標準の進展と歩調を合わせてカスタマイズも増加しており、ハイパースケーラーは特定ワークロードに最適化したシリコンを求めている。このトレンドはBroadcom、Marvell、Astera Labsのような、製品ポートフォリオがこうした変化に直接合致する企業に恩恵をもたらす。...























